Khóa học System Verilog and UVM Cơ bản
Học phí: 2.2 triệu đồng. Khai giảng 14/7/2025. Lịch học: Tối thứ (2,4) - Tối thứ (3, 5) - Tối thứ (7, chủ nhật)
DANH MỤC :
Mô tả khóa học
Hình ảnh lớp học
Cảm nhận học viên
Nội dung khóa học
Bài 1: Topic 1 - Verification Introduction
- Verification Process:
- - Design Verification Flow
- - Test plan
- Lab:
- - Create direct test for Async FIFO design
- - Practice with tools: Verdi, VCS
Bài 2+3+4: Topic 2 - Overview about UVM
- Object-Oriented Programming in System Verilog:
- - OOP terminology
- - Create a class for testbench component
- Introduction to UVM:
- - UVM component
- - UVM phase
- Lab: Investigate an example of UVM testbench
- Project 1: Build Simple UVM environment for Async FIFO design
- - Investigate design specification
- - Create test plan
- - Build environment’s components
- Project 1 (cont):
- - Create test and verify the DUT
Bài 5+6+7+8: Topic 3 - UVM Implementation
- Threads and Interprocess communication:
- - Threads (fork..join…)
- - Mailbox, Events
- Lab: Create test for parallel Write/Read case Async FIFO Design
- Randomization:
- - Randomization in SystemVerilog
- - Randomization with constraint
- Functional Coverage:
- - Coverage Type
- - Analyzing Coverage Data
- Lab: Analyze functional coverage results
- Project 2: Build a Simple APB Master environment using UVM
- 1. Investigate APB protocol, DUT and create test plan
- 2. Build components of testbench
- 3. Run test and check coverage
Nội dung đang được cập nhật
khóa học mới
LẬP TRÌNH CHIP GPS UBLOX M8U VỚI STM32
1.500.000 ₫ Giá gốc là: 1.500.000 ₫.750.000 ₫Giá hiện tại là: 750.000 ₫.
Khóa học phân tích, thiết kế mạch điện tử ứng dụng
1.500.000 ₫ Giá gốc là: 1.500.000 ₫.750.000 ₫Giá hiện tại là: 750.000 ₫.
Combo tiết kiệm 32
3.400.000 ₫ Giá gốc là: 3.400.000 ₫.1.700.000 ₫Giá hiện tại là: 1.700.000 ₫.
Combo tiết kiệm 42
3.900.000 ₫ Giá gốc là: 3.900.000 ₫.1.950.000 ₫Giá hiện tại là: 1.950.000 ₫.